1. 项目概述
该工程已是一个以zero-riscy core为CPU核的SoC。
1 CPU 核
2 AXI直连外设
- SPI Slave
SPI slave连接板级的SD卡，slave指SPI网络中的从设备
该设备在AXI总线上是一个master设备，可以无需core的存在即可收发数据。目的在于可以通过一个板级接口获取或者写入片上存储器的数据，操作系统启动
同样可以调整为标准SPI接口（屏蔽spi_sdi1-3 和 spi_sdo1-3接口），但会造成性能损失
3 APB直连外设
- SPI master
- 状态寄存器
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