force-risc是由OpenHW开发的一款针对RISCV的指令集测试激励生成器，目前支持RV64的I、M、A、Zicsr、F、D、C指令生成（V扩展计划中），且支持M/U/S三种工作模式，且支持动态虚拟内存管理动态，全页异常控制，存储子系统验证等特征，支持可配置状态转换，指令集模拟器互动，测试激励python脚本生成等功能。
https://github.com/openhwgroup/force-riscv
该工具已应用于64位的RISCV CPU设计，正在研究32bit的支持。
- 动态指令集生成器的验证架构
- 静态指令集生成器的验证架构
- 优势
- 通过python API实现的强可配置性
- 通过链接的ISS库实现的强随机性可以产生高密度feature的测试激励，满足微架构的覆盖率需求
- 直接产生elf文件，不需要依赖额外的工具链，简化仿真流程
- 激励生成快速、量大
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