小生才疏学浅，孤陋寡闻，下文若有不当之处，还请赐教

一、vivado开发

1 error

1、synth8-5535 ? clk100 has illegal connection Xvendor=%s Xleid=%d Xhiername=%s”

解决：从引脚输入的clk100不可以直接作为多个模块的输入信号

2 使用细节

关于microblaze使用

microblaze是内嵌在FPGA中的软核，一个工程文件可设置多个micrablaze

vivado HLS 代码中叠加或叠减符

在vivado HLS中写C/C++是不可使用叠加或者叠减符号，否则在RTL综合时或将某一个量定义成input/output型。

关于Vivado IP的两种综合方式：Global 和 Out-Of-Context，见链接：

https://blog.csdn.net/Setul/article/details/81903800

vivado SDK 中program FPGA时不能更新download.bit

鄙人用的是vivado 2018.2，原因到xilinx官方论坛，百度找了一圈都没找到，估摸着是SDK本身的BUG；最后我把原hw_platform_x的download.bit文件删掉，新建了一个空的download.bit文件，重新program FPGA就好了；本来是想直接新建一个hw_platform_x+1来着，找了一圈也没找到怎么新建；不知道有没有朋友遇到过这种情况，还望在评论区留言解惑。

vivado SDK 编译.C文件时出现头文件错误

我遇到的是SDK自己的头文件说没有声明，之前都好好的，突然说没有该文件，后来多编译几次就好了，很奇怪，不知道原因，难道是SDK 的BUG？

vivado的网表文件

参考链接：https://blog.csdn.net/u014035968/article/details/105128741/

VIO模块

VIO模块可以连接到目标设计的IO引脚来模拟真实的IO引脚，vivado可以借助jtag对设计中的VIO信号针对性的置位，以便获得自己想要的场景

二、vivado的tcl脚本运用

再进行block design开发时，可以先进行图形界面开发，然后再export到tcl脚本，再在生成的tcl脚本的基础上增加synthsis、implementation和write bitstream等命令。

一些重要命令

apply_bd_automation
该命令自动将板子上的资源连接到需要配置的信号，因此该命令一般要求需要调用的IP有对应的信号，例如reset信号、DDR信号等
```
apply_bd_automation -rule xilinx.com:bd_rule:board -config {Board_Interface {reset (FPGA Reset)} Manual_Source {New External Port (ACTIVE_HIGH)}}  [get_bd_pins ddr4_0/sys_rst]
```
该命令的作用是新建一个port口叫reset，并映射到FPGA开发板上的Reset信号，并连接到ddr4模块上的sys_rst的pin脚

与该命令作用相同的可以用一下命令代替：
```
set_property -dict [CONFIG.RESET_BOARD_INTERFACE {reset}] $ddr4_0
```
get_cells、get_nets、get_ports、get_pins、get_clocks用法
参考链接：https://blog.csdn.net/weixin_42626447/article/details/88973430